Sierra Madrid, Ottoniel Abisaí (2021) Aumento del rendimiento de un procesador Risc de 32 bits, utilizando pipeline de cinco etapas y memoria caché. Other thesis, Universidad de San Carlos de Guatemala.
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Abstract
Aumentar el rendimiento de un procesador RISC de 32 bits, reduciendo el periodo de reloj utilizando pipeline de cinco etapas y disminuir el tiempo promedio de acceso a memoria utilizando memorias caché, así identificar y mitigar los diferentes riesgos funcionales en un procesador y obtener la configuración óptima de parámetros en un caché de datos y un caché de instrucciones.
| Item Type: | Thesis (Other) |
|---|---|
| Uncontrolled Keywords: | ARQUITECTURA RISC ; DISPOSITIVOS DE ALMACENAMIENTO (COMPUTADORES) ; PROCESAMIENTO ELECTRÓNICO DE DATOS |
| Subjects: | 600 Tecnología (Ciencias aplicadas) > 620 Ingeniería y operaciones afines > 629 Otras ramas de la ingeniería |
| Divisions: | Engineering Faculty > Ingeniería Electrónica |
| Depositing User: | Solimar Alvarado |
| Date Deposited: | 03 Feb 2022 16:49 |
| Last Modified: | 09 Sep 2024 15:23 |
| URI: | http://www.repositorio.usac.edu.gt/id/eprint/16523 |
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